本资料是关于VERILOG语言的基础教程，对初学者很有帮助
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Verilog HDL是一种应用广泛的硬件描述性语言，是硬 件设计人员和电子设计自动化（ EDA）工具之间的界面。 其主要目的是用来编写设计文件，建立电子系统行为级 的仿真模型。即利用计算机的巨大能力对用Verilog HDL或 VHDL建模的复杂数字逻辑进行仿真，然后再自动综合以生 成符合要求且在电路结构上可以实现的数字逻辑网表 （ Netlist）， 根据网表和某种工艺的器件自动生成具体电 路，然后生成该工艺条件下这种具体电路的延时模型。
本文主要介绍verilog基础模块，夯实基础，对深入学习FPGA会有很大帮助，包括常用数据类型、运算符、组合逻辑等语法的基础入门知识。
Verilog基础知识.7z Verilog基础知识.7z
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第二章 Verilog 基本知识
Verilog 语言基础
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Verilog HDL Tutorial, 完整，英文，简单易懂，语法等。
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这是米客团队的xilinx ZYNC系列fpga的入门资料，接近1200页，很全面。为方面跟我一样（积分不是很多的人）的人学习，特将资源分设置得很低。
