2010-11-15

转载：从JVM并发看CPU内存指令重排序
原文地址：http://kenwublog.com/illustrate-memory-reordering-in-cpu

对主存的一次访问一般花费硬件的数百次时钟周期。处理器通过缓存（caching）能够从数量级上降低内存延迟的成本这些缓存为了性能重新排列待定内存操作的顺序。也就是说，程序的读写操作不一定会按照它要求处理器的顺序执行。

内存屏障重要性    通过cache降低内存延迟    为了性能重排序内存操作顺序



从图中可以看到，这是一台配备双CPU的计算机，cache 按地址被分成了两块 cache banks，分别是 cache bank0 和 cache bank1。

理想的内存访问指令顺序：
1，CPU0往 cache address 0×12345000 写入一个数字 1。因为address 0×12345000是偶数，所以值被写入 bank0.
2，CPU1读取 bank0 address 0×12345000 的值，即数字1。
3，CPU0往 cache 地址 0×12345100  写入一个数字 2。因为address 0×12345100是奇数，所以值被写入 bank1.
4，CPU1读取 bank1 address  0×12345100 的值，即数字2。

重排序后的内存访问指令顺序：
1，CPU0 准备往 bank0 address 0×12345000 写入数字 1。
2，CPU0检查 bank0 的可用性。发现 bank0 处于 busy 状态。
3， CPU0 为了防止 cache等待，发挥最大效能，将内存访问指令重排序。即先执行后面的 bank1 address 0×12345100 数字2的写入请求。
4，CPU0检查 bank1 可用性，发现bank1处于 idle 状态。
5，CPU0 将数字2写入 bank 1 address 0×12345100。
6，CPU1来读取  0×12345000，未读到 数字1，出错。
7， CPU0 继续检查 bank0 的可用性，发现这次 bank0 可用了，然后将数字1写入 0×12345000。
8， CPU1 读取 0×12345100，读到数字2，正确。


通过对指令重排，CPU可以获得更快地响应速度，但也给编写并发程序的程序员带来了诸多挑战。
内存屏障是用来防止CPU出现指令重排序的利器之一。

不同架构下的指令重排优化


从图中，可以看到，X86仅在 Stores after loads 和 Incoherent instruction cache pipeline 中会触发重排。